基于锁相环的L波段频率源设计与实现-_L波段频率.docx

基于锁相环的L波段频率源设计与实现*_L波段频率频率源为电子系统提供参考频率和时钟基准，是电子系统的心脏，它对整个系统的性能指标起决定性作用。微波频率源在通信，雷达，导航，测量等方面有极其重要的应用。其相位噪声和杂散抑制的性能直接影响整个系统的性能。因此，低相位噪声、高频谱纯度和高稳定度的频率源将是主要的发展趋势，采用锁相环实现的频率源就满足该要求。随着芯片集成度的提高，鉴频/鉴相器、电荷泵、分频器能够集成在一块芯片上，还有的甚至集成了压控振荡器，设计者只需设计环路滤波器就可以实现基于锁相环的频率源。这大大简化了设计过程和电路结构。电荷泵锁相环基本原理电荷泵锁相环(CPPLL)是由鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)以及压控振荡器(VCO)等模块构成的[1～2]，其结构框图如图1所示。锁相环是一个反馈系统，它通过鉴相器比较输入信号和反馈信号的相位差，得到一个与相位差大体成线性关系的误差电流。该误差电流经过环路滤波器的积分作用之后得到一个误差电压来控制压控振荡器输出所需的频率，从而使锁相环锁定。电荷泵是由驱动一个电容的两个开关电流源构成。电荷泵锁相环有两个突出的优点：(1)捕获范围仅仅由压控振荡器的输出频率决定；(2)如果忽略失配与偏差，静态相位误差为零。锁相环主要技术指标相位噪声锁相环是处理相位信号的电路，所以很容易受到相位噪声(在时域，与之对应的是时钟抖动)的影响。相位噪声的主要来源有参考晶振、分频器、鉴频/鉴相器、压控振荡器[3]。带内的相位噪声主要由参考晶振、分频器、鉴频/鉴相器决定；带外的相位噪声主要由压控振荡器决定。即是说，锁相环对参考晶振、分频器、鉴频/鉴相器的噪声呈现低通特性；对压控振荡器的噪声呈现高通特性。可以通过增大鉴相频率、减小环路带宽等措施来减小相位噪声。相位噪声可以通过公式(1)来估算。=++(1)其中1HzPN为1Hz归一化噪声基底，PFDF为鉴相频率。杂散杂散是由器件的非线性以及微波的辐射等因素造成的。锁相环中最主要的杂散是参考杂散，它是由电荷泵的源电流与汇电流失配、电荷泵漏电以及电源退耦不够等因素造成的。当鉴相频率比较低时，电荷泵漏电引起的杂散占主导地位；当鉴相频率比较高时，电荷泵的源电流与汇电流失配引起的杂散占主导地位。一般的，鉴相频率高低的交界大约为100kHz～200kHz。可以采用下列措施来提高对杂散抑制：(1)尽量避免或少用混频器，(2)在混频器处加金属隔离，(3)良好的接地。稳定性当有外来干扰进入电路时，锁相环的相位误差就会偏离原来的平衡状态，当干扰消失后，若环路能够恢复到原来的平衡状态，则这样的锁相环是稳定的。工程中常用相位裕量来衡量环路的稳定性。相位裕量越大，环路越稳定，但是大的相位裕量会使系统响应的过渡过程变长。一般相位裕量设为45°到55°之间，环路带宽设为鉴相频率的1/10到1/20之间。这样，锁相环易于锁定，而且环路是稳定的。电路实现本文设计的1.42GHz点频源为某超外差接收机提供本振，其原理框图如图2所示[4～5]。PCB板材选择的是ROGERS的RO4003C。该板材的介电常数为3.38，损耗角正切为0.0027，厚度为0.508mm。该PCB板材较薄，可以减小电路尺寸。20MHz晶振采用的芯片是CFPT-9007，该晶振具有稳定度高、相位噪声低等特点。晶振的相位噪声为-135dBc/Hz@1kHz，它对系统相位噪声的贡献理论为：鉴相芯片采用的是ADI公司的ADF4106芯片，该芯片内部集成了分频器、数字鉴频/鉴相器以及电荷泵等模块，具有很宽的工作带宽(0～6GHz)，低相位噪声，且工作温度范围较宽。ADF4106的归一化相位噪声基底约为-219dBc/Hz，由式(1)可以计算出鉴频/鉴相器对系统的相位噪声贡献为-109dBc/Hz。由此可知整个锁相环电路的相位噪声理论上接近-98dBc/Hz@1kHz。压控振荡器采用的是Z-Communications公司的V585ME48-LF，该压控振荡器可输出的频率范围是950MHz～2050MHz，供电电压为10V，压控灵敏度为81MHz/V，相位噪声为-99dBc/Hz@10kHz，输出功率为2dBm，具有很好的杂散抑制度和谐波抑制度。当输出1.42GHz频率时，需要的调谐电压是+5V左右，所以给ADF4106的电荷泵供电电压为+5.5V。环路滤波器是设计锁相环电路时设计者可以灵活设计的部分。环路滤波的作用是滤除误差电压中的高频成份和噪声，以保证环路所需要的性能，增加系统的稳定性。本设计采用的是三阶无源滤波，如图3所示。环路滤波器中的电阻值和电容值可以手动计算。为了简化设计过程，采用AD公司的软件ADIsimPLL来计算。在软件界面中输入所需的参数，就会自动计算出元件值。经过适当调整环路带宽和相位裕量