射频干扰抑制电路.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN106558982A(43)申请公布日2017.04.05(21)申请号201510622396.8(22)申请日2015.09.25(71)申请人台达电子工业股份有限公司地址中国台湾桃园市(72)发明人谢毅聪周敏吴睿周锦平(74)专利代理机构隆天知识产权代理有限公司72003代理人郝新慧章侃铱(51)Int.Cl.H02M1/44(2007.01)权利要求书2页说明书9页附图26页(54)发明名称射频干扰抑制电路(57)摘要一种射频干扰抑制电路，包含：参考地端、主功率电路、驱动电路以及阻抗单元。主功率电路包含第一开关。第一开关包含控制端、第一端以及第二端。第一开关的第二端与参考地端之间具有最小阻抗。驱动电路电性耦接于第一开关的控制端及第二端。阻抗单元设置于第一开关的第二端与参考地端之间，以增加高频差模回路中的阻抗值，降低高频差模返回路径阻抗产生的高频压降。第一开关于控制端接收来自驱动电路的驱动信号，并据以在第一端及第二端间导通及关断，以使主功率电路通过第一开关的导通及关断将第一功率信号转换为第二功率信号。CN106558982ACN106558982A权利要求书1/2页1.一种射频干扰抑制电路，其特征在于，包含：一参考地端；一主功率电路，包含至少一第一开关，该第一开关包含一控制端、一第一端以及一第二端，其中，该第一开关的该第二端与该参考地端之间具有最小阻抗；至少一驱动电路，电性耦接于该第一开关的该控制端及该第二端；以及至少一阻抗单元，设置于该第一开关的该第二端与该参考地端之间，其中，该射频干扰抑制电路通过该阻抗单元来增加一高频差模回路中的阻抗值，以降低高频差模返回路径寄生阻抗产生的高频压降；其中，该第一开关于该控制端接收来自该驱动电路的一驱动信号，并据以在该第一端及该第二端间导通及关断，以使该主功率电路通过该第一开关的导通及关断将一第一功率信号转换为一第二功率信号。2.如权利要求1所述的射频干扰抑制电路，该射频干扰抑制电路包括多个该阻抗单元，该主功率电路还包括一第二开关，其具有一控制端、一第一端和一第二端，多个该阻抗单元其中之一还电性耦接至该第二开关的该第一端及/或该第二端。3.如权利要求1或2所述的射频干扰抑制电路，其中该第一开关或该第二开关为一绝缘栅双极型晶体管、一双载子接面晶体管或一金属氧化物半导体场效应晶体管，其中该控制端、该第一端及该第二端分别为该绝缘栅双极型晶体管或该双载子晶体管的一基极、一集电极与一发射极，或该金属氧化物半导体场效应管的一栅极、一漏极与一源极。4.如权利要求1所述的射频干扰抑制电路，其中在30兆赫～1000兆赫的辐射频段时，该阻抗单元具有不小于0.6欧姆的阻抗值。5.如权利要求1所述的射频干扰抑制电路，其中该阻抗单元包含多个阻抗元件，其中所述多个阻抗元件包含一阻性元件、一感性元件、一容性元件或其排列组合。6.如权利要求1或2所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该阻抗单元设置于该封装结构外。7.如权利要求1或2所述的射频干扰抑制电路，其中该阻抗单元与该第一开关或该第二开关形成于一封装结构中。8.如权利要求1或2所述的射频干扰抑制电路，包含多个并联的该第一开关或多个并联的该第二开关于一封装结构中。9.如权利要求1或2所述的射频干扰抑制电路，包含多个串联的该第一开关或多个串联的该第二开关于一封装结构中。10.如权利要求1或2所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该驱动电路设置于该封装结构外。11.如权利要求1或2所述的射频干扰抑制电路，其中该驱动电路与该第一开关或该第二开关形成于一封装结构中。12.如权利要求1或2所述的射频干扰抑制电路，还包含至少一电容支路，各包含一电容支路第一端以及一电容支路第二端，该电容支路第一端电性耦接于该阻抗单元的一端或是该阻抗单元的内部节点，该电容支路第二端电性耦接于该主功率电路的一电路节点。13.如权利要求12所述的射频干扰抑制电路，其中至少一该电容支路包含至少一高频电容。2CN106558982A权利要求书2/2页14.如权利要求12所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该电容支路设置于该封装结构外。15.如权利要求12所述的射频干扰抑制电路，其中该电容支路与该第一开关或该第二开关形成于一封装结构中。16.如权利要求12所述的射频干扰抑制电路，其中该主功率电路的该电路节点为一近地点电源母线或该阻抗单元对应的该第一开关的该第一端或该第二开关的该第一端。17.如权利要求1所述的射频干扰抑制电路，其中该主功率电路为一非隔离型变换电路。18.如权利要求1所述的射频干扰抑制电路，其中该非隔离型变换电路为一降