通用并行计算架构.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN107636638A(43)申请公布日2018.01.26(21)申请号201680029374.3(74)专利代理机构中国专利代理(香港)有限公司720(22)申请日2016.05.1701代理人王健郑冀之(30)优先权数据62/1650522015.05.21US(51)Int.Cl.62/1738662015.06.10USG06F15/80(2006.01)G06F9/50(2006.01)(85)PCT国际申请进入国家阶段日2017.11.21(86)PCT国际申请的申请数据PCT/US2016/0329342016.05.17(87)PCT国际申请的公布数据WO2016/187232EN2016.11.24(71)申请人高盛有限责任公司地址美国纽约州(72)发明人P.伯查德U.德雷珀权利要求书5页说明书23页附图10页(54)发明名称通用并行计算架构(57)摘要一种装置包括多个并行计算核（102），其中每个计算核（102）被配置成执行一个或多个处理操作并生成输入数据。该装置还包括与每个计算核（102）相关联的多个并行协处理器（112）。该装置进一步包括多条通信线（122，124），多条通信线（122，124）被配置成将输入数据从每个计算核（102）传输到与计算核（102）中的每一个相关联的协处理器（112）中指定的一个，其中协处理器（112）被配置成处理输入数据并生成输出数据。另外，该装置包括多个简化器电路（115），其中每个计算核（102）与简化器电路（115）中的一个相关联。每个简化器电路（115）被配置成接收来自相关联的计算核（102）的协处理器（112）中的每一个的输出数据，将一个或多个函数应用到输出数据，并且向相关联的计算核（102）提供一个或多个结果。CN107636638ACN107636638A权利要求书1/5页1.一种装置，包括：多个并行计算核，每个计算核被配置成执行一个或多个处理操作并生成输入数据；与每个计算核相关联的多个并行协处理器；多条通信线，被配置成将输入数据从每个计算核传输到与计算核中的每一个相关联的协处理器中指定的一个，协处理器被配置成处理输入数据并生成输出数据；以及多个简化器电路，每个计算核与简化器电路中的一个相关联，每个简化器电路被配置成接收来自相关联的计算核的协处理器中的每一个的输出数据，将一个或多个函数应用到输出数据，并且向相关联的计算核提供一个或多个结果。2.根据权利要求1所述的装置，其中计算核、协处理器、简化器电路和通信线位于集成电路芯片的多个层中。3.根据权利要求1所述的装置，其中计算核是完全连接的，因为每个计算核能够经由通信线和协处理器与所有其它计算核直接通信。4.根据权利要求1所述的装置，其中计算核中的每一个被配置成执行支持以下中的至少一个的指令：通过通信线的低延迟发送操作；向计算核的指定的协处理器发送输入数据；以及编程计算核的相关联的协处理器。5.根据权利要求1所述的装置，其中协处理器中的每一个被配置成执行支持以下中的至少一个的指令：以具体顺序接收和处理输入数据；对接收的输入数据和存储的参数执行一个或多个可编程操作；以及向简化器电路转发输出数据。6.根据权利要求5所述的装置，其中一个或多个可编程操作包括以下中的一个或多个：加法，乘法，最小值，最大值，平方根倒数，基于测试值的值的选择，以及唯一协处理器标识符的输出。7.根据权利要求1所述的装置，其中简化器电路中的每一个被配置成执行支持以下中的至少一个的指令：并行地接收来自相关联的计算核的协处理器的输出数据；对接收的输出数据执行一个或多个可编程操作；以及向相关联的计算核转发一个或多个结果。8.根据权利要求7所述的装置，其中一个或多个可编程操作包括以下中的一个或多个：总和，最小值，最大值，以及值的选择。9.根据权利要求1所述的装置，其中协处理器和通信线形成计算核之间的多个通信信道。10.根据权利要求1所述的装置，其中每个简化器电路的结果被定义为：其中：yj表示与具体计算核j相关联的简化器电路的结果；2CN107636638A权利要求书2/5页Ψj表示由与具体计算核j相关联的简化器电路执行的函数；Φj表示由与具体计算核j相关联的协处理器执行的函数；xi表示由第i个计算核生成的输入；pij表示一个或多个状态或局部变量；以及N表示计算核的数量。11.根据权利要求10所述的装置，其中Ψj和Φj分别表示简化器电路和协处理器的可选函数。12.根据权利要求1所述的装置，其中：计算核、协处理器和简化器电路被配置成通过多个信道通信；以及协处理器和简化器电路被配置成使得由协处理器和简化器电路执行的操作基于通过其接收具体输入数据的信道而变化。13.根据权利要求1所述的