基于PCIe的DMA式数据采集系统.doc

--权利要求书1、一种基于PCIe的DMA式数据采集系统，其特征是它包括触发控制器、DMA控制器、报文发送引擎、报文接收引擎和PCIe收发控制器，所述的PCIe收发控制器作为逻辑分析模块的控制信号输入端连接逻辑分析模块所在产品系统的CPU，PCIe收发控制器的控制信号输出端连接报文接收引擎的控制信号输入端，报文接收引擎的一控制信号输出端连接DMA控制器的一对应控制信号输入端，另一控制信号输出端连接触发控制器的控制信号输入端，触发控制器作为逻辑分析模块的逻辑数据输入端采集设计实体模块的触发条件的逻辑数据，触发控制器的控制信号输出端连接DMA控制器的对应控制信号输入端，DMA控制器的控制信号端与报文发送引擎双向连接，报文发送引擎的逻辑数据输入端连接设计实体模块的对应逻辑数据输出端，报文发送引擎的逻辑数据输出通过PCIe收发控制器输出至逻辑分析模块所在产品系统的CPU。2、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是所述的设计实体模块指烧结到FPGA芯片里的逻辑代码，能实现产品所要求的功能，所述的集成化逻辑分析模块实现的功能是采集设计实体模块中相应的信号以实现的。3、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是所述的触发控制器用于判断报文接收引擎发送过来的触发条件，直到它从设计实体模块采集的逻辑信号满足判断条件，输出控制信号至DMA控制器进行数据采集操作，DMA控制器产生当前发送报文所需的目的地址和报文长度字段，给报文发送引擎，在报文发送引擎完成一次DMA传输后，将结束信息送给DMA控制器。4、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是所述的DMA控制器包括RAM，通过PCIe初始化配置将这块RAM映射到CPU的内存空间里，CPU通过对这片空间写配置命令字，即可实现CPU对本系统实施命令控制；所述的PCIe初始化配置是指CPU初始化PCIe收发控制器，分配总线号，将DMA控制器里的RAM映射到系统存储器空间里，从而使FPGA成为CPU的PCIe总线上可以访问的挂接设备。5、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是所述的报文接收引擎用于接收CPU下发的指令报文，对指令报文解析并将相应命令控制字输入到DMA控制器中。6、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是所述的PCIe收发控制器用于接收来自CPU的命令报文，将事务层报文转发给报文接收引擎；同时，将来自报文发送引擎的事务层报文，发送到CPU。7、根据权利要求1所述的基于PCIe的DMA式数据采集系统，其特征是该分析模块包括以下工作步骤：首先，PCIe收发控制器接收来自根复合体的PCIe链路报文，转发该PCIe链路报文到报文接收引擎；报文接收引擎解开报文，提取PCIe链路报文里的触发开关、触发条件、触发值和触发无关项，以及采集数据存储的起始地址和存储深度信息；将上述信息送到DMA控制器；报文接收引擎将触发开关，触发条件，触发值和触发无关项信息送到触发控制器；根据实体模块中采集的数据来判断，当触发点到来时，触发控制器发出采集使能信号至DMA控制器；DMA控制器产生当前发送报文所需的目的地址和报文长度字段，给报文发送引擎；在报文发送引擎中，根据采集的实体中的数据产生PCIe链路报文，并送给PCIe收发控制器；PCIe收发控制器通过根复合体将大量采集数据传送至逻辑分析模块所在产品系统的内存中。8、一种FPGA，包括根据权利要求1所述的基于PCIe的DMA式数据采集系统和设计实体模块，设计实体模块的逻辑数据输出端与逻辑分析模块的数据信号输入端相连，逻辑分析模块的数据信号输出端与根复合体的数据信号输入端相连，逻辑分析模块的控制信号输入端通过PCIe控制链路与根复合体的控制信号输出端相连，根复合体与CPU的控制信号端双向连接。9、根据权利要求8所述的FPGA，其特征是所述的根复合体是PCIe链路的交换开关，用于挂载PCIe设备，交换PCIe链路报文，输出逻辑数据至内存中存储。说明书一种基于PCIe的DMA式数据采集系统技术领域本发明涉及FPGA开发领域，尤其是基于PCIe链路的高效链式DMA控制采集数据的设计与实现，具体地说是一种基于PCIe的DMA式数据采集系统。背景技术目前，随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PC