基于嵌入式高速收发器的校准逻辑系统.pdf

(19)中华人民共和国国家知识产权局*CN102111329A*(12)发明专利申请(10)申请公布号CN102111329A(43)申请公布日2011.06.29(21)申请号201010603361.7(22)申请日2010.12.24(71)申请人合肥昊特信息科技有限公司地址230088安徽省合肥市高新区黄山路605号民创中心420室(72)发明人石进中徐茂李涛傅东(74)专利代理机构北京中海智圣知识产权代理有限公司11282代理人曾永珠(51)Int.Cl.H04L12/56(2006.01)权利要求书1页说明书5页附图3页(54)发明名称基于嵌入式高速收发器的校准逻辑系统(57)摘要本发明公开了一种基于嵌入式高速收发器的校准逻辑系统，包括多组捆绑式高速收发器对，其中，高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。本发明优点在于校准逻辑可满足上电自校准的需求，且能够普遍应用到不同的嵌入式芯片组配置，可确保实现可靠且准确的数据传输；以及可补偿捆绑式高速收发器的频率差，校准过程简单，实用性强。CN10239ACCNN110211132902111333A权利要求书1/1页1.一种基于嵌入式高速收发器的校准逻辑系统，包括多组捆绑式高速收发器对，其特征在于，该所述高速收发器对中包括在训练序号控制下输出高速串行数据的发送电路以及接收高速串行数据且完成校准逻辑的接收电路，其中，所述发送电路包括依序相连接的训练序列单元、多路复用门、缓冲器、8B/10B编码器、去偏斜校正缓冲器以及高速端口，所述接受电路包括依序相连接的高速收发器模块、COMMA检测模块、编码检测模块、8B/10B解码器以及队列模块。2.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述发送电路还包括模拟模块，该模拟模块分别连接去偏斜校正缓冲器模块和高速端口。3.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述缓冲器为先入先出队列缓冲器。4.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述发送电路还包括强制校准装置。且该强制校准装置连接于多路复用门。5.根据权利要求1所述基于嵌入式高速收发器的校准逻辑系统，其特征在于，所述接收电路还包括不一致检测模块，该模块分别与COMMA检测模块和8B/10B解码器相连。2CCNN110211132902111333A说明书1/5页基于嵌入式高速收发器的校准逻辑系统技术领域[0001]本发明涉及高速收发器技术领域，尤其涉及与应用在交换结构芯片或者网络处理器芯片中的嵌入式高速收发器。背景技术[0002]目前，作为信号转换设备的高速收发器(SERDES)由于具有灵活性、易用性以及损耗小等优点，其运用范围十分广泛，覆盖通讯、计算机、工业和储存等领域，且常运用在芯片与芯片/模块之间或者在背板/电缆上传输大量数据的系统中。[0003]不过，由于高速收发器存在难以校对通过多个捆绑式收发器的数据的困难，其在常规系统配置仍面临技术上的局限性。[0004]进一步，虽然随着嵌入式高速收发器在交换结构芯片或者网络处理器芯片中的应用，其系统设计的复杂程度已经得到显著降低，然而，为了增加数据带宽，多个收发器必须捆绑在一起，形成单一的逻辑端口。例如，为了满足万兆以太网(10GbE)对数据速率12.5Gbps的需求，需要用四个且每个数据速率为3.125Gbps的收发器来提供10Gbps的数据速率，其中存在有20％的8b/10b编码开销。[0005]参照图1所示，其为嵌入式高速捆绑式收发器与一个交换结构芯片组连接的示意图，在该图1中，交换结构芯片组为QQ80802SF，在该QQ80802SF中包含一个交换卡(有16个高速收发器对)，且每一个高速收发器对连接到对应线卡上的队列管理芯片QQ80801QM，即图1中所示，每两个高速收发器捆绑到队列管理芯片QQ80801QM的一个逻辑端口，并提供5Gbps或6.25Gbps数据速率应用，其中每个高速收发器具有2.5Gbps或者3.125Gbps的带宽。[0006]对于上述，由于高速收发器本身配置和操作的特点，每个高速收发器接收端恢复的时钟信号与其它高速收发器恢复的时钟信号相比，有不同的时钟相位，故，在捆绑的高速收发器中，需要用链路对齐的方式来校准时钟相位，进一步，通过使用数据时钟便能够读出高速收发器串并转换后的捆绑数据。[0007]因此，对于高速收发器在交换结构芯片或者网络处理器