基于FPGA的高速串行接口.pdf

(19)中华人民共和国国家知识产权局(12)发明专利(10)授权公告号(10)授权公告号CNCN102761396102761396B(45)授权公告日2015.01.07(21)申请号201210266161.6CN1540537A,2004.10.27,CN101447988A,2009.06.03,(22)申请日2012.07.30US2006125517A1,2006.06.15,(73)专利权人哈尔滨工业大学审查员龚逸伦地址150001黑龙江省哈尔滨市南岗区西大直街92号(72)发明人刘大同彭宇刘连胜刘川见其拓(74)专利代理机构哈尔滨市松花江专利商标事务所23109代理人张果瑞(51)Int.Cl.H04L1/00(2006.01)H04L29/10(2006.01)(56)对比文件CN201868845U,2011.06.15,权权利要求书2页利要求书2页说明书6页说明书6页附图2页附图2页(54)发明名称基于FPGA的高速串行接口(57)摘要基于FPGA的高速串行接口，属于通信领域，本发明为解决目前的FPGA与外界的接口不能满足日益发展的需求的问题。本发明包括收发器模块、收发器控制模块、RX_FIFO、TX_FIFO、分析模块、接收通道控制模块和发送通道控制模块，收发器模块由接收器和发送器组成，用于数据的串并转换；收发器控制模块：用于完成收发器模块的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO和TX_FIFO的读写控制；数据被分析模块：用于从RX_FIFO中读取数据，并对所述数据进行分析处理后通过接收通道控制模块发送给PFGA内部的模块；还用于将发送通道控制模块发送的有效数据写入TX_FIFO。CN102761396BCN1027639BCN102761396B权利要求书1/2页1.基于FPGA的高速串行接口，其特征在于，FPGA内部构建串行接口，所述串行接口通过SFP模块与外界实现通信，所述基于FPGA的高速串行接口包括收发器模块(1)、收发器控制模块(2)、RX_FIFO(3)、TX_FIFO(4)、分析模块(5)、接收通道控制模块(6)和发送通道控制模块(7)，收发器模块(1)由接收器(1-1)和发送器(1-2)组成，接收器(1-1)：用于将接收到的高速串行数据解码并转换为低速的并行数据，并将该并行数据发送给收发器控制模块(2)；发送器(1-2)：用于将从收发器控制模块(2)接收的低速的并行数据按相应的编码转换为高速的串行数据输出；收发器控制模块(2)：用于完成收发器模块(1)的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO(3)和TX_FIFO(4)的读写相关控制；收发器控制模块(2)由初始化状态机、FC传输字同步状态机和FC端口状态机共同完成；初始化状态机包括：空闲状态：在下个时钟周期转换到节电模式；节电模式：启动节电模式，当节电完成信号为低电平表示节电未完成时，进行自循环；当检测到节电完成信号位高电平表示节电模式完成时，进入模拟复位状态；模拟复位状态：用于实现模拟复位操作，模拟复位完成物理介质接入层的所有模拟电路的复位；当模拟复位操作完成时，进行数字复位状态；数字复位状态：用于实现数字复位操作，数字复位完成物理编码子层的所有数字逻辑的复位；当数据复位完成时，进入对齐状态；对齐状态：用于实现将接收到的串行数据按FC协议的数据编码方式对齐的功能，当检测到对齐完成信号以确定完成数据对齐时，进入监测状态；监测状态：用于接收FC协议有效数据和控制信号信号；当接收错误或光纤数据丢失或接收通道频率未锁存时，进入空闲状态；RX_FIFO(3)：用于存储收发器控制模块(2)写入的数据，并提供给分析模块(5)读取；TX_FIFO(4)：用于存储分析模块(5)发送的数据，并提供给收发器控制模块(2)读取；数据被分析模块(5)：用于从RX_FIFO(3)中读取数据，并对所述数据进行分析处理后通过接收通道控制模块(6)发送给PFGA内部的模块；还用于将发送通道控制模块(7)发送的有效数据写入TX_FIFO(4)。2.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，收发器模块(1)选用Altera公司的QuartusII生成的IP核。3.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，FC传输字同步状态机包括同步状态和失步状态，收发器控制模块(2)的初始状态为失步状态，失步状态：当收发器控制模块(2)检测到连续三个同步有序集时，进入同步状态；同步状态：当收发器控制模块(2)检测到连续四个无效有序集或检测到丢失信号时，收发器控制模块(2)进入失步状态。4.根据权利要求1所述基于FPGA的高速串行接口，其特征在于，FC端口状态机包括：离线发送