一种基于FPGA的高效CAN总线接口.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN109962830A(43)申请公布日2019.07.02(21)申请号201711451959.7(22)申请日2017.12.26(71)申请人中国船舶重工集团公司七五〇试验场地址650051云南省昆明市人民东路3号(72)发明人刘春跃唐济远王占军(51)Int.Cl.H04L12/40(2006.01)权利要求书1页说明书4页附图2页(54)发明名称一种基于FPGA的高效CAN总线接口(57)摘要本发明提供了一种基于FPGA的高效CAN接口，硬件包括FPGA、单片CAN收发器和单片2位电平转换芯片；通过CAN收发器将CAN总线信息接入，再把收、发两链路信号经过一个2位电平转换芯片转换后，发送到FPGA即可；所述FPGA内部，利用可编程逻辑实现主控模块；所述FPGA内部固定有用于模拟数字集成芯片SJA1000的逻辑，作为CAN控制器，所述CAN控制器直接对接主控模块；所述FPGA内部采用时钟分频与锁相环结合的方法，在FPGA内部产生基准时钟。本发明针对所有型号的FPGA芯片，不需要CAN总线控制器、基准时钟晶振，简易高效的实现CAN接口。CN109962830ACN109962830A权利要求书1/1页1.一种基于FPGA的高效CAN接口，其特征在于，硬件包括FPGA、单片CAN收发器和单片2位电平转换芯片；通过CAN收发器将CAN总线信息接入，再把收、发两链路信号经过一个2位电平转换芯片转换后，发送到FPGA即可；所述FPGA内部，利用可编程逻辑实现主控模块；所述FPGA内部固定有用于模拟数字集成芯片SJA1000的逻辑，作为CAN控制器，所述CAN控制器直接对接主控模块；所述FPGA内部采用时钟分频与锁相环结合的方法，在FPGA内部产生基准时钟。2.根据权利要求1所述的基于FPGA的高效CAN接口，其特征在于，所述模拟数字集成芯片SJA1000的逻辑的方法为：包括CAN核心模块、接口管理逻辑、验收滤波器、接收FIFO和发送缓冲；所述CAN核心模块用于CAN信息帧的收发和CAN协议通讯，CAN核心模块应支持CAN2.0B的协议，并直接与CAN收发器输出的收、发信号连接；所述CAN核心模块读取发送缓冲区中的数据，按CAN协议封装成一条完整的信息帧，根据接口管理逻辑中总线定时寄存器的波特率预设值，将信息帧顺序发送到收信号链路上；反之，根据CAN2.0B协议和固定的波特率，CAN核心模块判断发信号链路上是否有信息到达并读取信息帧，提取有效信息后传送给验收滤波器；所述接口管理逻辑同外部主控模块相连接，用于解释来自主控模块的命令；所述接口管理逻辑内部包含多组寄存器，用于对寄存器进行寻址，向主控模块提供中断信息和控制信息；所述验收滤波器用于对接收信息进行滤波，只有验收滤波通过且无差错，才能把接收的信息帧送入接收FIFO缓存区；所述验收滤波器把接收信息的ID与识别码的内容相比较，决定是否接收信息；识别码由读取屏蔽寄存器中的存储值获得；所述验收滤波器由FPGA中的比较器资源实现；所述接收FIFO是主控模块与验收滤波之间的缓冲区域，用来存储从CAN总线上接收的ID和数据；接收FIFO有64字节，先入先出，所述接口管理逻辑可随时访问；所述接收FIFO采用FPGA中自带的FIFO资源实现；所述发送缓冲用于存储一个完整的信息帧，长度为13字节，主控模块可直接将ID和数据送入发送缓冲区，然后置命令寄存器的发送请求位，启动CAN核心模块读取发送缓冲区的数据；所述发送缓冲由RAM资源实现。3.根据权利要求2所述的基于FPGA的高效CAN接口，其特征在于，所述接口管理逻辑中的寄存器包括控制寄存器、命令寄存器、状态寄存器，中断寄存器、屏蔽寄存器、总线定时寄存器、数据存储寄存器、中断使能寄存器、仲裁丢失捕捉寄存器，各寄存器功能采用FPGA中ROM资源实现。2CN109962830A说明书1/4页一种基于FPGA的高效CAN总线接口技术领域[0001]本发明涉及于数字电路设计的技术领域，特别是指一种基于FPGA的高效CAN总线接口。背景技术[0002]CAN协议是一种通用的通讯标准，其英文全称为ControllerAreaNetwork，是ISO国际标准化的串行通信协议。基于CAN协议的通讯总线是一种全数字化、双向、串行、异步和多主的现场总线。现在，CAN的高性能和可靠性已被认同，并被广泛地应用于工业自动化、船舶、医疗设备、工业设备等方面。多种品牌汽车、智能航行体的控制系统、信息传输系统都采用CAN总线进行通讯。[0003]CAN总线遵从OSI模型，主要工作在数据链路层和物理层。CAN协议具有的特点包括：1)在总线空闲时，所有的单元都可以自主开始发送信息，实现多主控制；2)所有的消