EDA-VerilogHDL期末复习题总结必过.doc

(完整word版)EDA-VerilogHDL期末复习题总结必过(完整word版)EDA-VerilogHDL期末复习题总结必过(完整word版)EDA-VerilogHDL期末复习题总结必过选择题大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C)。A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件；C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。不完整的IF语句，其综合结果可实现（A)A.时序逻辑电路B。组合逻辑电C.双向电路D.三态控制电路综合是EDA设计流程的关键步骤，在下面对综合的描述中，（D)是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B。综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;C。为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束;D。综合可理解为一种映射过程,并且这种映射关系是唯一的，即综合结果是唯一的。大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中,正确的是（C)。A.FPGA全称为复杂可编程逻辑器件;B.FPGA是基于乘积项结构的可编程逻辑器件;C。基于SRAM的FPGA器件，在每次上电后必须进行一次配置;D。在Altera公司生产的器件中，MAX7000系列属FPGA结构。以下关于状态机的描述中正确的是（B）A．Moore型状态机其输出是当前状态和所有输入的函数B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数D．以上都不对目前应用最广泛的硬件描述语言是(B）。A。VHDLB.VerilogHDLC.汇编语言D.C语言一模块的I/O端口说明:“input[7:0］a;”,则关于该端口说法正确的是（A)。A.输入端口，位宽为8B.输出端口，位宽为8C.输入端口，位宽为7D。输出端口，位宽为7基于EDA软件的FPGA/CPLD设计流程为:原理图/HDL文本输入→综合→_____→→适配→编程下载→硬件测试.正确的是（B)。①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚A．③①B．①⑤C．④⑤D．④②下列标识符中，（A）是不合法的标识符。A．9moonB．State0C．Not_Ack_0D．signall下列语句中，不属于并行语句的是：（D)A．过程语句B．assign语句C．元件例化语句D．case语句已知“a=1’b1;b=3’b001；”那么｛a，b｝＝（C）（A）4’b0011(B)3’b001（C)4’b1001(D)3’b101在verilog中，下列语句哪个不是分支语句？（D）(A）if-else(B)case(C）casez（D）repeat在verilog语言中整型数据在默认情况与(C）位寄存器数据在实际意义上是相同的。(A)8(B）16(C)32(D）64大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）A．FPGA全称为复杂可编程逻辑器件；B．FPGA是基于乘积项结构的可编程逻辑器件;C．基于SRAM的FPGA器件,在每次上电后必须进行一次配置;D．在Altera公司生产的器件中,MAX7000系列属FPGA结构。请根据以下两条语句的执行，最后变量A中的值是（A）reg［7：0］A;A=2'hFF;A．8’b0000_0011B．8'h03C．8’b1111_1111D．8’b11111111下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是(C)A、always＠(posedgeclk，negedgereset）if(reset)B、always@（posedgeclk,reset)if（！reset)C、always@（posedgeclk，negedgereset）if(！reset)D、always@(negedgeclk,posedgereset）if（reset）关于过程块以及过程赋值描述中,下列正确的是（A）A、在过程赋值语句中表达式左边的信号一定是寄存器类型；B、过程块中的语句一定是可综合的；C、在过程块中，使用过程赋值语句给wire赋值不会产生错误;D、过程块中时序控制的种类有简单延迟、边沿敏感和电平敏感。Verilog语言与C语言的区别，不正确的描述是（C）A、Verilog语言可实现并行计算，C语言只是串行计算；B、Verilog语言可以描述电路结构，C语言仅仅描述算法；C、Verilog语言源于C语言，包括它的逻辑和延迟；D、Verilog语言可以编写测