基于锁相环的频率合成器的设计与制作.doc

锁相环电路的应用设计与制作
一、目的
通过对锁相环电路应用设计，进一步加深对锁相环电路工作原理的理解，熟悉锁相环电路的基本形式，掌握集成锁相环电路的测试及应用方法；了解锁相环的相位捕捉的特性检测方法；熟悉单片锁相环集成电路和外围分频集成电路的基本电路应用形式；掌握电路的调整及测量方法；掌握锁相环电路的主要指标参数，为今后的实际工程应用，奠定坚实的基础。
二、要求
锁相环（PLL）电路是一种反馈控制电路。图1-1所示是基本锁相环电路的框图。

图1-1基本锁相环电路框图
当相位比较器的两个输入的相位差(θi－θo)不变时，这两个信号的频率一定相等，即fi=fo从而实现输出信号的频率和相位对输入信号的频率和相位的自动跟踪。
根据实际需要，对基本锁相环电路做相应的改动，增加必要的其他电路，人们设计出了有各种各样用途的锁相环电路。锁相环电路在通讯、仪器、机电控制的领域有着十分广泛的应用。
在锁相环电路中，若相位比较器的功能是比较两个模拟信号，压控振荡器输出的是正弦波，则称其为模拟锁相环电路。若相位比较器的功能是比较两个方波信号，压控振荡器输出的是方波，则称其为混合型锁相环电路（因为，低通滤波器通常总是模拟电路），亦称其为数字锁相环电路。
本次设计的锁相环电路应用，要求采用单片锁相环集成电路CD4046、1/N分频集成电路CD4522和数字二进制分频器CD4060、时基振荡器NE555等器件，构建：（1）基本VCO电路；（2）锁相倍频电路；（3）PPL实现FM解调电路；（4）PPL频率合成器电路。其系统组成框图如图1-2所示。
利用锁相环设计的频率合成器技术指标要求：图1-2基本锁相环和锁相频率合成器电路框图
频率范围：256-512KHZ
频率间隔：1KHZ
频率稳定度：
输出幅度：
三、设计思路提示
（1）基准频率产生电路：由4.096MHz晶体和振荡分频器CD4060构成，为锁相环电路提供标准频率信号。参考电路如图1-3所示。

图1-3基准频率产生参考电路图1-4CD4046锁相环参考电路
（2）锁相环电路由CD4046构成，本芯片内部已包含鉴相器、VCO振荡器等锁相环必备的电路单元。锁相环参考电路如图1-4所示.
（3）数字分频除N电路由CD4522构成，要求分频比为1-999。分频器参考电路如图1-5所示。

图1-5除N分频器参考电路
（4）调制信号产生电路由NE555实现，用低频方波信号VCO调频，振荡频率自定。
（5）FM信号解调：输入的FM信号为：fo=300KHz；调制信号频率=1KHz；频偏±20KHz；输出幅度0.5-1V。
四、应用集成电路芯片说明
=1\*GB3①CD4046锁相环
CD4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽(为3V-18V),输入阻抗高(约100MΩ),动态功耗小,在中心频率f0为10kHz下功耗仅为600μW,属微功耗器件.图1-6是CD4046的内部电路组成框图,采用16脚双列直插式,各引脚功能如下:
1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。
12脚外接电阻R12，它用作确定在控制电压为零时的最低振荡频率fomin
当（5）脚加上“1”电平（即VDD）时，VCO停止工作，当为“0”电平（即VSS）时，VCO工作。