基于FPGA的TDMA数字通信系统的设计.doc

基于FPGA的TDMA数字通信系统的设计摘要:基于EDA技术及VHDL硬件描述语言提出了一种TDMA数字频带通信系统在一片EPF10K10的FPGA芯片上完成了位同步、帧同步、A律压缩与解压、FSK调制与解调等系统的大部分功能实现了4路语音与2路64kB数据全双工通信。关键词:FPGA;TDMA;通信系统引言门阵列逻辑电路在数字系统中得到广泛的应用从GAL、EPLD到目前的FPGA/CPLD芯的容量和功能都得到很大的发展。随着器件的发展和开发环境的进一步优化很容易实现各种电路的设计完成各种复杂的运算。同时借助EDA技术还可以使软件硬化特别是在高速的数字通信系统中是非常有效的。目前基于FPGA/CPLD芯片开发的EDA技术在通信领域得到了广泛的应用尤其是在对基带信号的处理和整个系统的控制中FPGA/CPLD不但能大大缩减电路的体积提高电路的稳定性而且先进的开发工具使整个系统的设计、调试周期大大缩短。正是基于这一技术背景开发了这款数字通信系统在一片FPGA芯片上实现了同步、压缩与解压、FSK调制与解调等系统的主要功能。系统框图及工作过程系统由发送和接收两部分构成其工作原理框图见图1和图2。4路语音信号经过滤波器过滤314kHz以上的谐波后传送到4路模拟开关模拟开关分时接通4路语音信号把选中的信号放大到合适的幅度后由模数转换器以8kHz的采样速率进行12bit的模数转换经过A律压缩后转换为8bit的数据。数据输入部分用于产生2字节的数据数据通过数码管显示同时与语音数据一起传送至码型变换部分产生1帧为256bit的串行码。1帧数据分为7个时隙第1时隙为用于帧同步的7位巴克码与一位未定义位第2至5时隙为4路语音数据第6、第7时隙为输入的2字节数据。对串行码进行FSK调制码元为0时产生2个频率为896kHz的正弦波为1时产生1个频率为448kHz的正弦波由载波为1.2GHz带宽为1MHz的发射模块把信号发送。接收模块接收到的信号经过FSK解调后还原为串行码。位同步单元用数字锁相环在串行码中提取同步信息产生与码元同步的同步信号送至帧同步单元与码型反变换单元作为提取数据的时间基准。帧同步单元用于侦察串行码当侦察到帧同步码后触发码型反变换单元进行串型码至并行码的转换还原出发送端所发送的语音数据和2字节输入数据同时2字节数据送数码管显示。语音数据经过A律解压后还原为12bit的语音数据数模转换单元把语音数据转换为语音信号后传送至4选1模拟开关该开关与发送端的4选1模拟开关严格同步准确地把每一路的语音信号送到各自的后续单元。电压保持单元在开关接通时输出模拟开关传送的电压开关断开是仍然保持相同的电压直到再次接通开关因此电压保持单元输出的是各路的语音信号滤波器过滤3.4kHz以上的谐波后由听筒输出语音信号。本设计使用一片ALTERA公司的型号为EPF10K10的FPGA芯片用VHDL硬件描述语言编程实现对数模转换、模数转换芯片的控制A律压缩和A律解压缩码型变换和反变换FSK调制与FSK解调位同步与帧同步数据输入与显示数据等功能。系统主要单元电路设计及实现滤波器系统分别在语音输入部分与输出部分配置了滤波器用于过滤3.4kHZ以上的频率成分。电路采用二阶压控电压源低通滤波器电路如图3如示:本设计中选定等效品质因数Q=01707特征频率f=314kHz。AD与DA电路AD转换用AD574集成芯片实现。AD574进行12bit模数转换的转换时间为20Ls满足系统的要求。根据采样定理最小采样频率为语音信号最高频率314kHz的2倍为618kHz本系统的采样频率略高于最小采样频率为8kHz。设计中使用一个摩尔状态机控制AD574的动作。DA转换用LC7881集成芯片实现LC7881是16bit串行输入数据的数模转换芯片转换频率大于44kHz满足系统32kHz的要求。设计中把12bit的语音信号转换为串行码送到LC7881的数据输入端输入完毕后启动数模转换。数据压缩与解压为了便于编程实现本设计采用近似A律函数规律的13折线(A=8716)的压扩特性来代替A律压扩特征以实现12bit至8bit的压缩这种方法基本上保持了连续压扩规律曲线的优点又便于用编程实现。编成的8位码C7C6C5C4C3C2C1中最高位C7是极性码C7为0时表示采样值为负值反之为正值。C6C5C4段落码